FishTailのSDC生成ソリューションは、設計データのRTLを読み取り、その情報から、デザインのクロック定義、入出力遅延、clock groups, clock senses、およびタイミング例外を生成します。オプションで、デザインのモードと、デザインを特定のモードにするcase analysesを指定することもできます。また、RTLから.libモデルを生成します。これらのモデルは、ブロックの実装中の設計バジェットに使用されます。ツールによって生成された制約は、SDC検証ソリューションを使用して検証されます。

FishTail Design Automationは、オレゴン州ポートランドとインドのバンガロールを拠点として2002年に設立されました。

■生産性の向上

設計中のRTLでcorrect-by-constructionで制約を自動的に生成することにより、このタスクの実行に必要な時間と労力を短縮します。SDCの専門知識のレベルが異なる地理的に分散したチームが制約を作成する方法に一貫性を確保します。

■面積/電力削減

業界最高の例外制約の生成により、デザインの機能に基づいて、排他的なclock groups、falseおよびmulti-cycle pathsが識別されます。シングルサイクルタイミングに対するこれらの例外は、通常、面積と消費電力を1～3％削減します。またP＆Rの終了時にタイミングを満たさないパスの数が劇的に減少します。

■高速なP＆R実行時間

QoRに影響を与えたり、タイミング結果を変更したりすることなく、デザインのクロック/レジスタを削減するclock-sense stop-propagation制約を生成することにより、P＆R実行時間を大幅に改善できます。

■生成された制約の検証

SDC生成フローの一部として、SDC検証を自動的に実行して、生成された制約の品質をチェックします。設計者は、ツールによって抽出されたタイミング例外のアサーションを生成できるため、3rdPartyのシミュレーションツールを使用してこれらの例外を検証できます。

■適用内容

Clock Generation
Mode Generation
Clock-Sense Generation
Timing-Exception Generation
Lib Generation