论文发表

Date Title Editor School Place
26-28
Oct-22		 CMOS Reference Voltage Source Using Drain Current Temperature Characteristics akafumi Kamio,
Tianrui Feng,
Lei Sha,
Jun-ichi Matsuda,
Takashi Hosono,
Souma Yamamoto,
Shogo Katayama,
Anna Kuwana,
Haruo Kobayashi
: Gunma University
Kouji Hirai,
Akira Suzuki,
Satoshi Yamada,
Tomoyuki Kato,
Ritsuko Kitakoga,
Takeshi Shimamura,
Gopal Adhikari,
Nobuto Ono,
Kazuhiro Miura,
Shigeya Yamaguchi
: Jedat Inc.		 The Seventh International Conference On Consumer Electronics (ICCE) Asia (ICCE-Asia) South Korea
7-Mar-22 アナログ集積回路面積削減のためのボトルネックチャネル配線の提案 谷口和弥,
田湯智,
高橋篤司
（東工大）
轟祐吉,
南誠
（ジーダット）		 電子情報通信学会VLSI設計技術研究会 Japan
18-Feb-21 データシートを用いたトレンチ型IGBTの素子構造推定 有馬大生,
宗形恒夫,
黒川敦,
今井雅,
金本俊幾		 令和2年度 情報処理学会東北支部研究会 Hirosaki, Japan
7-Nov-20 Feedback Operation Analysis of Temperature Insensitive MOS Reference Current Source with Self Bias Circuit Souma Yamamoto,
K. I.Ebisawa,
Y. Abe,
T. Ida,
Y. Shibasaki,
N.Tsukiji,
A.Kuwana,
H. Kobayashi
: Gunma University
A.Suzuki,
Y. Todoroki,
T. Kakinoki,
N. Ono,
K. Miura
: Jedat Inc.		 6th Taiwan and Japan Conference on Circuits and Systems
(TJCAS 2020)		 On-line
23-Oct-20 Operation and Stability Analysis of Temperature Insensitive MOS Reference Current Source with Self Bias Circuit Souma Yamamoto,
K. I.Ebisawa,
Y. Abe,
T. Ida,
Y. Shibasaki,
N.Tsukiji
A.Kuwana,
H. Kobayashi
: Gunma University
A.Suzuki,
Y. Todoroki,
T. Kakinoki,
N. Ono,
K. Miura
: Jedat Inc.		 17th International SoC Design Conference
(ISOCC 2020)		 Yeosu, Korea
20-Feb-20 パワーモジュールの熱応力連成解析に向けたIGBT等価回路モデルに関する検討 伊藤颯太、
宗形恒夫、
黒川敦、
今井雅、
金本俊幾		 令和元年度　第6回情報処理学会東北支部研究会 Hirosaki, Japan
5-Jun-19 Practical cell based analog design methodologyⅡ (AnaCell) Akira Suzuki,
Yukichi Todoroki,
Tomoyuki Kato,
Masanori Kusano,
Nobuto Ono,
Kazuhiro Miura,
Kazuyuki Kawauchi
: Jedat Inc.
Takashi Ida,
Yudai Abe,
Yukiko Shibasaki,
Anna Kuwana,
Haruo Kobayashi
: Division of Electronics and Informatics, Gunma University		 Design Automation Conference 2019 Designer Track Las Vegas, USA
8-Nov-18 Variability in Thermo-mechanical Stress Applied to the Bonding Junction of Power MOSFET Toshiki Kanamoto,
Kazuaki Nomiya,
Koki Kasai,
Atsushi Kurokawa,
Masashi Imai,
Tsuneo Munakata		 11th ACM/IEEE Workshop on Variability Modeling and Characterization (VMC) San Diego, USA
27-Jun-18 Practical cell based analog design methodology (AnaCell) Akira Suzuki,
Yukichi Todoroki,
Atsushi Wada,
Tomoyuki Kato,
Masanori Kusano,
NobutoOno,
Kazuhiro Miura		 Design Automation Conference 2018
Designer Track		 San Francisco, USA
25-Aug-17 PowerMOSデバイス熱設計のためのボンディングワイヤモデルの構築 太田　拓磨，
葛西　孝己，
今井　雅，
黒川　敦，
金本　俊幾，
宗形　恒夫		 平成29年度　電気関係学会
東北支部連合大会		 Hirosaki, Japan
19-Jun-17 Resistance Driven Routing Methodology of Power Supply Network for Low Power and Multiple Voltage Design Makoto Minami,
Mathieu Molongo,
Kenji Aoyama,
Chen Lingfeng,
Zhu Xiaoke,
Kouji Ishihara,
Nobuto, Ono (Speaker),
Syunichi Kuwata,
Kazuhiro Miura,
Koutaro Hachiya		 Design Automation Conference 2017　Designer Track Austin, USA
6-Jun-16 PLL design using automatic analog migration tool Akira Suzuki,
Nobuto Ono,
Yoshiyuki Kato,
Hiroyuki Rokugawa,
Tomoyuki Kato,
Yukichi Todoroki,
Kazuhiro Miura		 Design Automation Conference 2016　Designer Track Austin, USA
10-Sep-15 アレイ状グループのグループ内フロアプラン候補の選択方法 大井　悠輔,
南　誠,
マイ　ヴァン　キュー		 2015年電子情報通信学会
ソサイエティ大会		 Sendai, Japan
4-Jun-15 Circuit Design Method for MOS Analog-Design Reuse 鈴木　彰,
轟　祐吉,
小野　信任,
三浦　一広		 Design Automation Conference 2015
Designer Track		 San Francisco, USA
31-Jul-12 フリップフロップのNBTI信頼性性能解析 渡邊　眞之,
星　誠,
宮崎　浩,
小野　信任,
蜂屋　孝太郎,
黒川　敦		 電子情報通信学会
第25回 回路とシステムワークショップ		 Awaji, Japan
8-Mar-12 Precise Expression of nm CMOS Variability with Variance/Covariance Statistics on Ids(Vgs) Koutaro Hachiya,
Hiroo Masuda,
Okamoto Atsushi,
Masatoshi Abe,
Takeshi Mizoguchi,
Goichi Yokomizo		 SASIMI 2012
Technical Program Committee		 Beppu, Japan
1-Sep-11 CMOSドライバ回路遅延のNBTI劣化ばらつき特性解析 佐方　剛,
成木　保文,
奥村　隆昌,
金本　俊幾,
増田　弘生,
佐藤　高史,
橋本　昌宜,
古川　且洋,
田中　正和,
山中　俊輝		 情報処理学会
研究部門　シンポジウム		 Toyohashi, Japan
5-Jun-11 Quality Assurance Methodology of Compact MOSFET Models including Variability Effects Hiroo Masuda,
koutaro Hachiya,
Goichi Yokomizo		 Design Automation Conference 2011
User Track		 San Diego, USA
2-Jul-10 RTNを考慮した回路特性ばらつき解析方法の検討 増田　弘生,
佐方　剛,
佐藤　高史,
橋本　昌宜,
古川　且洋,
田中　正和,
山中　俊輝,
金本　俊幾		 情報処理学会
研究部門　シンポジウム		 Toyohashi, Japan
27-Aug-09 SRAM　セル歩留まり解析時間短縮に向けたモンテカルロ高速化手法の提案 佐藤　修平,
蜂屋　孝太郎,
西田　彰男,
蒲原　史朗		 情報処理学会
システムLSI設計技術研究会		 Tokyo,
Japan
21-Apr-09 An Automatic Design Method for MOS Analog Circuits using Reduction of Independent Design Variables Based on Topological Constraints Katsuhiro Furukawa,
Yasuaki Inoue,
Saburo Hojyo		 Workshop on Circuits and Systems
in Karuizawa		 Karuizawa, Japan
2-Mar-06 Adaptive Porting of Analog IPs with Reusable Conservative Properties Takashi Nojima,
Shigetoshi Nakatake,
Toru Fujimura,
Koji Okazaki,
Yoji Kajitani,
Nobuto Ono		 ISVLSL06 Karlsruhe,
Germany
2-Mar-06 Multi-SP: A Representation with United Rectangles for Analog Placement and Routing Ning Fu,
Shigetoshi Nakatake,
Mitsutoshi Mineshima		 ISVLSL06 Karlsruhe,
Germany
2-Mar-06 Formulating the Empirical Strategies in Module Generation of Analog MOS Layout Tan Yan,
Takashi Nojima,
Shigetoshi Nakatake		 ISVLSL06 Karlsruhe,
Germany
8-July-05 CAD Technology for LCD Design Tsuneo Munakata,
Kouji Yamaguchi,
Hideaki Chida		 AM-LCD ’05
pp327–pp330		 Kanazawa,
Japan
18-Apr-05 The Oct-Touched Tile: A New Architecture for Shape-Based Routing Ning Fu,
Shigetoshi Nakatake,
Yasuhiro Takashima,
Yoji Kajitani		 GLSVLSI 2005
P1.13		 Chicago,
USA
Dec-04 Abstraction and Optimization of Consistent Floorplanning with Pillar Block Contraints Ning Fu,
Shigetoshi Nakatake,
Yasuhiro Takashima,
Yoji Kajitani		 IEICE TRANS.
FUNDAMENTALS,
VOL.E87-A, NO.12
pp.3224 — 3232		 Tokyo,
Japan
Dec-04 A Fast Algorithm for Crosspoint Assignment under Crosstalk Constraints with Shielding Effects Keiji Kida,
Xiaoke Zhu,
Changwen Zhuang,
Yasuhiro Takashima,
Shigetoshi Nakatake		 IEICE TRANS.
FUNDAMENTALS,
VOL.E87-A, NO.12
pp.3258 — 3264		 Tokyo,
Japan
Dec-04 A Device-Level Placement with Schema
Based Clusters in Analog IC Layouts		 Takashi Nojima,
Xiaoke Zhu,
Yasuhiro Takashima,
Shigetoshi Nakatake,
Yoji Kajitani		 IEICE TRANS.
FUNDAMENTALS,
VOL.E87-A, NO.12
pp.3301 — 3308		 Tokyo,
Japan
26-Apr-04 A Device-Level Placement with Multi-Directional Convex Clustering Takashi Nojima,
Yasuhiro Takashima,
Shigetoshi Nakatake,
Yoji Kajitani		 GLSVLSI 2004
pp.196 — 201		 Boston,
USA
29-Jan-04 Multi-Level Placement with Circuit Schema Based Clustering in Analog IC Layouts Takashi Nojima,
Xiaoke Zhu,
Yasuhiro Takashima,
Shigetoshi Nakatake,
Yoji Kajitani		 ASP-DAC 2004
pp.406 — 411		 Yokohama, Japan
28-Nov-03 アナログICレイアウト設計における回路図クラスタ情報に基づくマルチレベル 配置手法の提案 野島 隆志,
朱 小科, 高島 康裕,
中武 繁寿, 梶谷 洋司		 デザインガイア
電子情報通信学会
信学技報
pp.193 — 198		 Kitakyushu, Japan